无奖问答，假设某些场合需要放大带有负电压偏置的sin的全差分放大器，该怎么做，方法不唯一，以下给出一种解决方法，各位大佬来看看。通用运放驱动集成1um CMOS，PMOS可以换成PNP只要OPamp的输出范围允许就行。答案明天揭晓 #晶体管模拟电路# #LTspice仿真# 现在输入IN+ = (-2.5 + 0.01sint)V，IN+ = (-2.5 - 0.01sint)V，问题： 1、已知VREF=2.5V，VOUTn和VOUTp的静态电压=？ 2、单端输出差模增益Av1 = VOUTp/(IN+ - IN-)=？，双端输出差模增益Av2 = (VOUTp - VOUTn)/(IN+ - IN-)=？ 3、令小信号IN+ = IN- = Vicm，单端输出共模增益Avc1 = VOUTp/IN+=？，双端输出共模增益Avc2 = (VOUTp - VOUTn)/IN+=？

关于昨天有位bro提的ams1117输出不正常的问题。手册里面明确了两点:1、最小负载电流约5mA。2、可调的版本的adjust pin有一个对外的静态电流约55uA，这会在低侧电阻产生一个压降，过大的低侧电会使得输出Vo严重偏离预设值。 对于第1点，ams1117手册并未给出比较具体的内部晶体管电路，所以得从结构大差不差的ld1117和ld1085手册上得到电路图，如图p2p3，可以看到除了最左边的带隙基准源部分，剩余的器件的偏置电流都是从Vo出去的成为负载电流的一部分，故存在最小负载电流使这些晶体管正常工作，这是必须满足的条件。对于第2点，正常工作的带隙基准源为1.25V，这个恒压降落在高侧电阻上产生一个电流，该电流流过低侧电阻，就可以把Vo抬起来，与此同时，基准源工作所需要的电流经adjust pin流出，一般十几uA至几百uA，会在低侧电阻产生一个电压并叠加在Vo上，这股电流比较容易受温度影响，所以Vo也会受温度一定的影响，如p1这位bro的取值和描述，33k和4.7k计算得10V，取typical 55uA从adjust pin流出在低侧33k产生1.8V，最终叠加到Vo不就正巧差不多与实测得的11.6V一致吗。 综上，低侧反馈电阻取小一点减少adjust pin电流影响，高侧电阻按照比例取值，空载电流满足5mA要求并留一定裕量，若需要提高纹波抑制能力可以低侧并联1uF电容，这个电容绝对不能放高侧必振荡。 扩展内容，LDO(Low Drop Legulator)，低压差稳压器，指输入和Vo之间的最小压差较传统结构低，传统结构的调整管为复合NPN管，代表作LM317、7805，加上驱动级最小压降则压差高达3个发射结电压VBE，而LDO结构使用PNP+NPN复合，只需2个VBE，代表作AMS1117等，低压LDO则使用PMOS压差低至100mV，代表作XC6206(丝印662K)等，最小压差保证晶体管不会进入饱和区&MOS不会进入线性区，从而保证良好的性能。对于p1中评论区bro提到的输出电容问题，传统结构的输出调整管起跟随作用，所以从反馈结构上说，这种东西几乎不会振荡，而早期LDO结构的稳压器，它们的调整管为放大组态，加了输出电容后经过反馈环路，在重载时可能会产生振荡，所以需要在Vo引入一个zero补偿，也就是小电阻串联一个电容，于是，钽电容的串联电阻较大本来是一种偏消极的副作用，在这却起到了积极的作用，让LDO稳定工作不振荡。以上是早期的LDO，事实上现在早就有Capless的LDO，但为了瞬态响应更好看依然可以加输出电容，由于这些LDO内部使用了新的补偿技术，不再需要那个输出zero了，也就是说不必使用钽电容，往往1uf的mlcc即可满足大部分场景。 #晶体管模拟电路# #LTspice仿真# 最后，使用AMS1117的带隙基准源的结构做一个丐版稳压器如图p4，Q3是输出调整管，剩下的是带隙组件，物理机制决定的传统带隙电压1.1~1.3V，这里VREF=1.13V，通过R3R4反馈电阻可以得到Vo=2.2496V，Vo在-55℃~125℃内变化5mV，可以看到输出电压温度曲线是一个抛物线，先进的基准源会加入曲率补偿把抛物线掰直从而使得温漂极低。这个丐版LDO没有调整管驱动级没有中间增益级没有过流保护没有短路保护没有过热保护没有内部组件预稳压以提高PSRR，带载能力极差，但你不能否认它确实可以正常工作获得想要的输出电压，你去使用手工配对的分立元件也可以自己做一个，当加入各种功能以后晶体管数量暴涨，器件失配开始显著影响性能，这时候就需要集成fab来做这个东西了。事实上还有更原始的带隙基准p5p6，Q1Q2=1:8用8个晶体管并联分立元件都能做来玩玩，结构非常简单，Vo=1.256V在55℃~125℃内变化10mV，来自集成电路顶会ISSCC在74年的《A simple three-terminal IC bandgap reference》，作者是ADI的工程师，这篇文章就是后来的AD850精密基准。

理论上，一般认为击穿电压在4Eg/q=4.5V以下的是隧道效应引起的负温度系数的齐纳击穿，6Eg/q=6.7V以上则是正温度系数的雪崩击穿，Eg为硅的禁带宽度约为1.12eV，夹在中间的则两者皆有，这种物理机制提供人们可正可负的温度系数的选择。p1中使用恒压偏置测试不同电压的分立稳压管的温度系数，以及演示了分立/集成晶体管/稳压管做温度补偿的可能性。 早期做基准源，用晶体管负温度系数与雪崩稳压管正温度系数近似抵消，后来发现，两个不同电流密度的晶体管发射结电压差ΔVBE也具有正温度系数，工艺上的开销很小，于是ΔVBE代替了雪崩二极管，于是现代的带隙基准源诞生了。虽然早期做法不能做低电压基准，因为合适的稳压管至少也得5.6V以上，而且稳压管噪声可不小，但这并不意味着不能做出牛犇的器件，ADI的LTZ1000就是早期基准源的优秀代表，如图p2，一个晶体管发射结叠加一个6.2V的雪崩二极管，6.2V的雪崩二极管所具有的正温度系数近似与晶体管发射结负温度系数抵消，The LTZ1000 and LTZ1000A are ultra-stable temperature controllable references. They are designed to provide 7V outputs with temperature drifts of 0.05ppm/°C,about 1.2µVpp of noise and long-term stability of 2µV/√kHz，它具有优秀的令人发指的温漂和长期稳定性，并且使用了一些技术使其噪声很低(前面说话过稳压管噪声比较大)，再外接OPamp做反馈trim，OPamp做基准源偏置可以有效提高PSRR免除干扰，自带温度探测保持恒温加热，优秀的性能让它常用于高贵的8位半、地震监测仪等仪表上。#LTspice仿真# #晶体管模拟电路# p3，集成电路顶刊JSSCC在1973年的《A precision reference voltage source》是一篇很经典的带隙基准源文章，记录了当时的科学家如何获取性能更好的基准源，叠了8个晶体管做在一个硅片上，外接741 OPamp和若干电阻，就可以获得在当时性能相当炸裂的基准源，0-60℃输出变化不超过3mV。当代先进的器件不是理所当然的，而是前人科学探索一步步发展过来的，世上本不存在sop8的3ppm/℃的基准源

回复之前同僚找LED电筒驱动器，有两个小厂官网不好找但东西挺多，廉价dcdc、ldo。两个小厂很符合我对国产的刻板印象，网站做的不咋样最关键的是资料找不到，没有手册下载得加客服扯皮，手册下载按钮只是个图标点了没用，两边弹窗加qq有一种十年前的美，人人嘲笑STC网站像xiejiao/澳门赌场/蝗涩网站，这么多年的炼丹炉依然挂在网站上😨，暂且不谈他家的东西怎么样，也不谈寄存器、手册编写稍微有点奇葩，但人家的资料方便齐全没得说，甚至stc跟华为合作进军电信行业了[咖啡]

#晶体管模拟电路##LTspice仿真#一般电流监测在低侧用一个采样电阻，非常方便，只需要低压放大器就能放大采样电压，但某些时候需要高侧采样就比较麻烦了。若VCC较高则需要耐受高的共模电压的差分放大器，这无疑增加成本；若外置电阻搭建差放，电阻的不匹配会带来CMRR的劣化；TI有iic输出的检测器，但成本暴增，且共模耐受还是不够高有的高压场合搞不定。利用运放和晶体管做的电流电测电路可以实现低成本高精度，理论上合适的取值即使VCC高达400V都可以使用该电路，该电路的电流-电压-再电流-再电压的设计思想也被用于带隙基准源的设计。p1中负载12Ω，红线是负载电流，蓝线0-12-36-38阶跃电源，绿线是最终输出的电压到MCU_ADC的。 运放选取讲究，不是随便一个OPamp就能胜任。输入共模电压应支持接近高侧VCC甚至超过VCC，这意味着输入级应为NPN or NMOS，事实上市面上支持轨到轨输入的OPamp往往是互补差分对输入级如图p2，输入共模电压不仅可以贴近VCC也能贴近VEE，如SGM8551，OPA350，OPA2990等，国产很多轨到轨CMOS OPamp基本都是这种结构.35制程做这种东西合适的不得了，普通的LM358输入级是复合PNP如图p3，输入共模电压应贴近VEE所以用在这不合适。另一方面，失调电压会影响监测精度，SGN8551的Vos=5uV，而LM358高达2mV。选取的PMOS的阈值电压不能太大以免Vgs过大从而超出OPamp的最大输出范围，INA138为集成器件，如图p4，可以工作在很高的电压。

前几天有个坛友问到基准源缓冲电路但没人鸟他，#LTspice仿真##晶体管模拟电路#该电路可以附加滤波降低基准源噪声，还可以提供足够大的瞬态电流(比如18bit ADC里足够cover最小分辨率带来的基准源波动)，一般低失调低温漂OPamp都可以做。运放直接带载大电容一般都会振荡，因为运放是两级增益+一级输出级，每个增益级产生两个显著影响稳定性的pole，内部补偿后可以有足够的相位裕度，但输出带大电容时本来输出级的高频极点被大电容移到较低频处，则加上之前的2个pole共有3个pole，最大相移270°，根据巴克豪森判据的相位条件只需180°振荡，3个pole很有可能会振，故需要良好的补偿以免振荡。ADA4522是ADI高贵的运放，VCC max 55V，轨到轨，零漂移低温漂超低输入偏置低噪声，GBW 3MHz，超高PSSRR/CMRR/Open loop gain，价格昂贵，物有所值，以此为例仿真，p1用单运放做缓冲输出，补偿电容很大达到了1u，冲击响应类似于电容充电曲线输出缓慢上升。p2补偿电容减小到1n可以看到阶跃处有小震荡过一会才会稳定到直流。p3的1u电容ac分析的波特图很平坦，大电容严重压缩带宽提高稳定性。p4的1n则会隆起一点。p5-p7为三种运放做缓冲。p8p9的OPA350可以跟随器形式直接带载大电容而不需要加输出缓冲电阻引入一个zero就能直接稳定，会有极致的瞬态响应，是运放中的战斗机。p9是两级缓冲器，前者负责低失调低温漂决定DC精度，后者可以提供大电流瞬态失调高也没关系因为在global feedback loop里面，各司其职，不必需要单运放缓冲那样的一个运放要满足所有条件。p5-p8源于b站某up的截屏

图片和MP4不可同时发，补一个CMOS非门晶振振荡器仿真录频#晶体管模拟电路##LTspice仿真#

很久没更这个tag了#晶体管模拟电路# #LTspice仿真#晶体振荡器是使用最广泛的电路之一，无论是在单板设计or超大规模集成电路，可以为数字逻辑提供极其稳定的时钟，集成的PLL可以为所欲为的控制时钟频率(非整数倍也不在话下)。晶体可以等价于一个电感和电容和电阻串联再与一个大电容并联，于是其阻抗在高低频段分别 显示出容性和感性，这必然导致中间有一个谐振点，这正是我们需要的频率。早在集成电感出现之前(约90年代)就已经广泛应用，晶体比普通LC谐振的 质量更高，电路极其稳定。LC振荡会有能量损失，需要有源器件补充损失的能量，提供能量的器件表现为负的阻抗，或者说引入了局部正反馈，于是有了 Colpitz振荡器，基本拓扑结构只需要两个电容和一个电感和一个晶体管，电感跨接在反相节点上，从电感两端往MOS里看可以看到负阻，在CMOS里有不同衍生结构(共源，共漏，共栅均可)且往往做成差分形式的振荡器。 这里在LTspice中使用50奈米CMOS做晶振电路，反相器可以很方便的负阻增益电路。比较好的晶圆厂同一个CMOS制程下一般都会提供两套工艺，一套用于core logic，电压很低(50nm这种较为先进的制程VCC只有1点几v)，另一套用于外部io口则可以承受较高电压，因其oxide gate比较厚不容易击穿。高侧PMOS的沟道迁移率不到NMOS的一半，为了平衡驱动力会刻意把PMOS的宽度加倍。该制程最小沟道长度50nm，长度设置为最小的2倍以上有利于提高反相器的输出阻抗从而提高增益以免影响电路起振。第一个反相器在gate和输出端跨接一个大电阻做自偏置，把VO静态点拉到half vcc附近，此时有最大DC增益利于起振，晶振接在反相器输入输出端显然构成了正反馈以维持振荡，负载电容相对说是比较大的电容(远大于晶振里的串联电容0.32p与并联电容47pF同数量级)于是不会显著影响振荡频率。上电后VO逐渐增大最后得到幅度比较大的旋波，经后一个非门整形成轨道轨的具有强输出能力的方波时钟VO1，再下一级的电路由于有该非门隔离不会影响振荡器的工作状态。LTspice的晶振模型需要自行赋值，如10MHz晶振为(0.77mH+0.32pF+27Ω)串联与47pF并联。 最后，给李致毅教授引个流，模拟电路(RF/通信/光通信/超高频讯号/ADC等超大规模)的大牛，CMOS祖师爷级人物拉扎维的学生，每年在国际最顶级期刊ISSCC、JSSCC等进货般发文章，已经更完了适用于硕士的《模拟ic设计》，最近开了新坑适用于本科的《微电子学》，会仔细讲授差分对、反馈、频率响应、运放设计与应用、基准源、电流源、数字逻辑与存储器，内容为近50年积体电路发展到现在的大浪淘沙后留下的精华，精简而不失优雅，适合一些厌倦了作为拉线工的想往更高电路设计层次走的人。给教授涨涨粉鼓励他更新，最初他传完视频就不看b站了也不回复评论，课程得到了更多人认可人气高了更新勤了一天上好几次b站回评论。 该链接为李老师模拟ic设计的振荡器版块，里面有详细的OSC有关的精华理论和电路结构，课程非常的优雅 B站 jrilee讲电路 https://www.bilibili.com/video/BV1nM4y1a7iT/?spm_id_from=333.999.0.0&vd_source=60985a065649605922f34b0533e0d4b1

早上画板发现的，本来还挺喜欢画板的....被告人嘉立创，开庭记得带上你的板子

很久以前有位同志发帖询问如何隔离检测市电，有一款国产0-5V转0-100百分之PWM的转换器改造一下合适干这个，2元就能买到正品，电路没有验证过。IC用经典阻容降压供电 #晶体管模拟电路# ，光耦隔离，PWM频率只2k单片机有定时器就能测得精准。该公司其他的产品可以做4-20mA隔离，也有IIC直接产生电流。

前面的帖子说到了BUCK里的BOOT问题，LTspice仿真可以直观的看到BOOT电容对于高侧NMOS栅氧电压的维持作用。 #晶体管模拟电路# #LTspice仿真# 在功率电机驱动里使用分立器件，左边BOOT 22u在高电平期间电压下降不明显，右边0.5u电压下降明显形成斜坡，栅氧电压太小会增加MOS之Rdson，同时过驱动电压下降使其往恒流区移动，降低效率，在ic中往往有UVLO机制，如p2的芯洲的SCT2432_3.8V-40V,3A同步BUCK，该ic在这方面有灵光的解决手段，一是发生BOOT电压不足时强制低侧NMOS多开启一点时间给电容多充电，二是引入LDO机制，即低压差时高侧NMOS不再是开关管而更像是线性电源的调整管，手册指出LDO模式时输入5v输出4.9V@1A压差仅为0.1V非常惊人，这款设计非常优秀

回复下面一位同志关于"TPS5450降压芯片，6V转3.7V"。这颗ic是高侧NMOS做开关，所以需要BOOT电容做自举，若压差太小或者说占空比超过65百分之，可能出现VGS不足而触发UVLO保护导致输出功率不灵光。解决方法： 1、如RT6204在6-5V场景里使用辅助电源解决BOOT的问题。 2、换ic，使用10V以下的低压BUCK，专业于低压的BUCK做低压差应用会更好，芯洲、圣邦微均有合适的料 3、不想改板就加大BOOT电容到0.1u(原图是10n)试一试，TPS5430等许多片子的Boot其实均0.1u 希望问题能解决，祝愉快

xl6008做低压隔离反激，ic内部居然集成了斜率补偿做反激可以为所欲为，用在某些工业场合，粗测，VCC=12V@200mA，输出5V@280mA，效率60％，过两天上架硬创社给同志们参考参考 #隔离反激Flyback电源#

#LTspice仿真# #晶体管模拟电路# 高性能恒压恒流电源，同步整流BUCK+LDO混合架构，输出0-27.5V@3A(注意从0开始的)，输出10.4V@640mA时纹波峰峰值117uV，ADI测试的自然无风散热满载95℃，加小风扇70℃，两颗LT3081并联成本约60，前级同步BUCK用国产5A的成本约10，单片机(12bit ADC)和OLED显示电压电流，总成本压到100问题不大(不包括ACDC电源)，需要双电源用两个就行，大家觉得有没有搞头，有人做电流表也该有人做电源[呲牙]

max232利用电荷泵产生双电源(±9~±11V)做232电平，以前见过有人拿来给运放供双电源，30ma以下的都行，经典超声波模块hc-sr04拿它推振荡片，奇技*巧了属于是，省了正升压和负压电荷泵。注:超声波振荡片需要20V峰峰值才推的了

#LTspice仿真##晶体管模拟电路#水贴刷分。LTspice可以仿真电晶体级别的积体电路吗？当然是可以的，软件自带标准双极型工艺的bipoloar和默认CMOS工艺，若需要更好的CMOS只需include，LTspice收敛性很好，合适的CMOS模型可以满足基础仿真需求。 如图50奈米 BSIM4 CMOS制程的五管OTA OPamp，txt文件模型里还包括了1um的Level 3 CMOS模型，越高级的制程使用更贴合的模型和包含更多的参数。这个PMOS输入的差分对差分增益约2.5，事实上奈米级制程下若没有cascode结构的电路增益都不大，模拟电路并不需要先进制程，不划算也无必要。 LTspice简单易用高性能，不是每个人都需要cadence ic或hspice。奈米制程下电晶体具有严重的厄利效应导致输出电阻过小，故OTA的尾电流管M5的长度L应为最小值50nm之2倍以上，以获取更大的共模电阻而提高CMRR，同时尾管驱动差分对两个发动机NMOS，故得有大电流驱动力，需要胖的管子，宽长比W/L大一些。M3M4为基本电流镜。

许久未上线发现社区人突然多了起来，顶一下晶体管热度#晶体管模拟电路##LTspice仿真#毕考兹振荡器，很容易获得不错的高频振荡，简单有效，p2是fft可以看到主频率集中在97MHz(线性坐标比较明显)，高次谐波很小。晶体管基极加入音频就可以做简单的调频电台

之前有人问氖泡高压电源，自己拿磁环绕小变压器或者买现成变压器，单管自激就行，次级LC谐振 #LTspice仿真# #晶体管模拟电路#

顶热度，#LTspice仿真# #晶体管模拟电路#，TL431是常用之并联基准源，最常见于隔离开关电源次级反馈推光耦，是经典的标准双极型工艺集成电路，与里程碑的uA741同时期，LM386、TL494等一脉相承。LTspice中提供了相应的集成晶体模型，其最显著特征在于NPN为纵向管β约80-120，PNP为横向管β约25-35，以及结电容的差异，431仿真结果VREF约2.33V小于成品的2.45V，这种差异源于ADI提供的晶体参数以及基准电路电阻、发射结比面积的设置，25至125℃ VREF总变化量约-5mV，相对于集成PN结-1.5mV/℃的温系(分立结-2mV/C)这算是合格的基准源。VREF极大值点最好在室温附近。事实上，软件在示例examples提供了4种简单BandGap源，有兴趣可以去看。bytheway，有的网友使用2N3904/3906去仿真431是不合适的，集成和分立晶体差异较大，比如分立通用N晶体β是集成的2倍，P的220/25=8倍。

顶顶热度 #LTspice仿真# #晶体管模拟电路# MC1496通用模拟乘法器，spice软件中往往没有现成模型可以用，可以自己用晶体管搭建，可以做AM调制等，在软件上仿真可以降低硬件调整之麻烦[微笑]

锂电池供电电磁摆来自b站:【立创开源】电磁摆原理分析、电流计算及相关分享 https://www.bilibili.com/video/BV1zV4y137LG/?spm_id_from=333.999.0.0&vd_source=60985a065649605922f34b0533e0d4b1 重制了一份pcb，过段时间调好了开源，附带LTspice仿真工程，最后一张图是各关键节点仿真波形。图方便锂电池充电直接用TP4056模块，这种模块有typec口的 #电磁摆# #晶体管模拟电路# #LTspice仿真#

没什么人说话了都，来顶一下热度。很久以前在b站看到的，硬件磁悬浮，运放pid，tl494驱动电磁铁

老活复刻，lm1881视频分离，av模拟视频信号转行场扫描，输出方波用晶体管搞成锯齿波，给示波器XY模式扫描出图像，新增Z轴做景深，板载功放，最终效果拿示波器放视频[闪电]

连3天水贴，6E2荧光电子管，之前发过V1.0，V3.0是TYPEC供电单通道，今天V2.0双通道显示，mc34063推1：10高频变压器反激产生高压，2个管子灯丝电流大用XL4016BUCK，没有板载功放。

水贴加热度，荧光绿6E2指示管需要高压电源160V以上，需要信号放大检波，灯丝要供电，昨天发过V1.0的即以前洞洞板做过一个原型现把它固定成PCB过段时间开源。V3.0是TYPEC供电，8002D单电源BTL功放方便演示不用外接功放，LMV358轨到轨运放放大电压不够满电子管量程用了6倍负压电路，高压电源XL6007高频变压器+flyback生成，V2.0双通道显示还没画完。

水贴加分，荧光绿6E2指示管需要高压电源160V以上，需要信号放大检波，灯丝要供电，以前洞洞板做过一个原型，现在把它固定成PCB过段时间开源，tb上的套件太贵了，新加了一路单电源BTL功放方便演示不用外接功放了，后面还有V2.0双通道显示，V3.0可以USB供电自带5V功放，高压电源用boost或者高频变压器+flyback生成

只因你太美，呕北鼻(发布帖子+1分)[悠闲]