请问各位大佬们，TYPE-C的封装为什么要用一堆差分信号线包裹另一对差分信号线，这外边的差分线要怎么布线才算合理呢？第一次画图各种不顺利，想了半天都不清楚（还有不知道为什么网页专业版EDA布线后元器件莫名变得透明了）。原理图和PCB如下。

原理图

PCB图-1

PCB图-2

PCB图-3

\n#PCB布局与走线#
#PCB布局与走线#
嘉立创EDA
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AX44s6g8Qp
2024-01-05 17:41:06 来自未知
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这个type-c电路有高速通讯信号吗？没有的话随意
210987qQ467F 作者
2024-01-05 18:00:19 来自未知
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调试的时候会用到全速USB2.0，不知道这样接行不行
AX44s6g8Qp
2024-01-10 09:16:40 来自未知
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这个速度随意
B77N3IX7VF
2024-02-07 20:19:51 来自未知
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2.0的速度不是太逆天的规划都能跑满的
嘉立创EDA小吴 官方
2024-01-05 16:58:38 来自未知
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器件变透明的截图有吗？
210987qQ467F 作者
2024-01-05 17:04:04 来自未知
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就像这样，黄色的元器件轮廓和ID变得很不明显
210987qQ467F 作者
2024-01-05 17:38:55 来自未知
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可以了，右上角用户头像下面的设置点开，选择恢复默认并确认后，就恢复原样了
嘉立创EDA小吴 官方
2024-01-05 17:41:03 来自未知
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这个是透明度的问题，层管理器设置一下就可以了
210987qQ467F 作者
2024-01-05 17:56:03 来自未知
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好的，谢谢解答
没有更多啦~