#技术干货#

一、阻抗控制的核心概念

在高速数字电路设计中，信号不再是简单的“0”和“1”，而是以电磁波的形式在传输线上传播。当信号边沿时间（上升/下降时间）短于信号在PCB走线上传输时间的1/6时，必须将走线视为传输线。

特性阻抗是传输线的固有属性，可以理解为信号在传输过程中遇到的瞬时阻抗。控制特性阻抗的根本目的，是为了避免信号在阻抗不连续点发生反射，从而保证信号的完整性（Signal Integrity），确保数据可靠传输。

两个基本原则：

二、常见接口的阻抗规范要求

以下列出了业界常见总线与接口的阻抗控制要求，这是PCB叠层设计与布线的基础依据。

接口/总线类型	阻抗类型	标准阻抗值 (Ω)	备注
通用标准	单端 (Single-ended)	50	射频及数字电路最通用的单端阻抗标准。
	差分 (Differential)	100	最通用的差分阻抗标准（如PCIe, SATA, Ethernet）。
USB	USB 2.0	90 (差分)	差分对阻抗。
	USB 3.0	100 (差分)	包含多对收发差分线（Tx/Rx）。
视频	SDI / 同轴线	75 (单端)	广播级视频传输标准。
	SDI (差分)	150 (差分)	75Ω单端的自然差分延伸。
计算机总线	PCI/PCIe	60-65 (单端)	早期PCI总线常见要求。
	RS-485	120 (差分)	工业现场总线标准。
内存	DDR3/4/5	40-50 (单端)	注意：需与芯片内部终端电阻（ODT）匹配。
	DDR3/4/5	80-100 (差分)	用于DQS等差分时钟信号。
数据转换	AD/DA 数据线	50 (单端)	高速数据转换器与FPGA/CPU间的互联。

（如50Ω, 75Ω, 100Ω）这些值是历史、性能和制造工艺折衷的结果：

PCB特性阻抗主要由以下因素决定，需在设计时通过叠层规划和线宽调整来精确控制：

板内传输： 当信号完全在单板内部传输时（如CPU与DDR颗粒），应以控制阻抗的连续性为首要目标。例如，对于DDR3接口，若CPU和DRAM芯片的ODT均配置为40Ω，则PCB走线最佳阻抗为40Ω；若系统按50Ω设计，则走线控制为50Ω。在多数情况下，50Ω是一个通用且安全的选择。只要从驱动端到接收端的整条路径阻抗稳定一致，即可有效减少反射。
板间传输： 当信号通过连接器、线缆传输到另一块PCB时（如通过USB线连接两个设备），必须严格遵循接口标准阻抗（如USB的90Ω），并保证从芯片->PCB走线->连接器->线缆->另一块PCB的整个通道阻抗连续匹配，任何一点的不匹配都会导致信号反射和劣化。

前期规划：
- 整理板上所有需要阻抗控制的网络（如DDR、PCIe、USB等）及其目标值。
- 识别出要求最严格（速率最高、布线最长）的信号组。
叠层设计 (Stack-up Design)：
- 这是阻抗控制成败的关键。与PCB板厂密切沟通，使用他们的工艺参数（如Core/PP片厚度、Dk值、铜厚）进行仿真。
- 通过调整介质厚度(H) 来为不同阻抗要求的信号层分配合适的层位，使得目标阻抗对应的线宽(W) 在可制造的范围内（通常4-6mil为宜）。
计算与仿真：
- 使用阻抗计算工具（如Si9000, Polar等）进行计算，输入板厂提供的参数，得到精确的线宽、间距要求。
- 对关键网络进行SI仿真，验证阻抗连续性和信号质量。
布线实施：
- 严格按照计算出的线宽和差分对间距进行布线。
- 避免阻抗突变：谨慎使用过孔（Via），必要时采用背钻（Back-drill）或埋盲孔（Blind/Buried Vias）来减少stub；走线避免急弯；保持参考平面完整。
交付生产：
- 在PCB设计文件（Gerber）中提供清晰的阻抗控制表，注明哪些网络控制何种阻抗、层别、目标线宽及公差（通常±10%）。
- 板厂会根据其实际生产能力进行微调并最终保证阻抗符合要求。

阻抗控制是高速PCB设计的基石。成功的关键在于：