在Q4 NPN基极前加7500pF延迟电容，在Q1 NMOS栅极前加7500pF缓冲电容，让推挽电路上下管交叉电压在0.15V左右，都不进入VGS(th)=0.4-1.5V导通区间，这样推挽电路上下管应该不存在同时导通的可能。
硬创社

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