欢迎大佬指导，指出相关问题。 该设计为全志H6+DDR3。 采用6层PCB设计。 DDR走线为顶层 底层 中间层.个人总感觉PWR层的分割铜皮不太合理。 图片为 顶层 中间层 底层 顶层电源布局 中间电源层 #高速PCB设计#
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硬创社
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x13I5eZIi4
2023-05-24 09:39:45 来自广东
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我不喜欢从芯片管脚中间出线，还有就是电容器件中间走线，产生电感效应。
硅谷流浪猫
2023-05-23 12:57:39 来自天津
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1gG8j2COk9
2023-05-23 11:41:04 来自广东
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不明觉厉[呲牙][呲牙]
1号工程师 作者
2023-05-23 10:07:46 来自陕西
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欢迎大佬指出设计中的不足点。[色][色][色]
阿拉阿云
2023-06-02 14:17:59 来自浙江
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DDR3的没layout过，一般DDR4是同组DATA走一层，CMD、CTRL、CLK走一层，相邻层要切参考电源或者地，信号过孔边上要加参考电源或者地的孔。[呲牙]
十方铃
2023-05-24 13:04:56 来自黑龙江
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凡亿？
没有更多啦~