很久没更这个tag了#晶体管模拟电路# #LTspice仿真#晶体振荡器是使用最广泛的电路之一，无论是在单板设计or超大规模集成电路，可以为数字逻辑提供极其稳定的时钟，集成的PLL可以为所欲为的控制时钟频率(非整数倍也不在话下)。晶体可以等价于一个电感和电容和电阻串联再与一个大电容并联，于是其阻抗在高低频段分别 显示出容性和感性，这必然导致中间有一个谐振点，这正是我们需要的频率。早在集成电感出现之前(约90年代)就已经广泛应用，晶体比普通LC谐振的 质量更高，电路极其稳定。LC振荡会有能量损失，需要有源器件补充损失的能量，提供能量的器件表现为负的阻抗，或者说引入了局部正反馈，于是有了 Colpitz振荡器，基本拓扑结构只需要两个电容和一个电感和一个晶体管，电感跨接在反相节点上，从电感两端往MOS里看可以看到负阻，在CMOS里有不同衍生结构(共源，共漏，共栅均可)且往往做成差分形式的振荡器。 这里在LTspice中使用50奈米CMOS做晶振电路，反相器可以很方便的负阻增益电路。比较好的晶圆厂同一个CMOS制程下一般都会提供两套工艺，一套用于core logic，电压很低(50nm这种较为先进的制程VCC只有1点几v)，另一套用于外部io口则可以承受较高电压，因其oxide gate比较厚不容易击穿。高侧PMOS的沟道迁移率不到NMOS的一半，为了平衡驱动力会刻意把PMOS的宽度加倍。该制程最小沟道长度50nm，长度设置为最小的2倍以上有利于提高反相器的输出阻抗从而提高增益以免影响电路起振。第一个反相器在gate和输出端跨接一个大电阻做自偏置，把VO静态点拉到half vcc附近，此时有最大DC增益利于起振，晶振接在反相器输入输出端显然构成了正反馈以维持振荡，负载电容相对说是比较大的电容(远大于晶振里的串联电容0.32p与并联电容47pF同数量级)于是不会显著影响振荡频率。上电后VO逐渐增大最后得到幅度比较大的旋波，经后一个非门整形成轨道轨的具有强输出能力的方波时钟VO1，再下一级的电路由于有该非门隔离不会影响振荡器的工作状态。LTspice的晶振模型需要自行赋值，如10MHz晶振为(0.77mH+0.32pF+27Ω)串联与47pF并联。 最后，给李致毅教授引个流，模拟电路(RF/通信/光通信/超高频讯号/ADC等超大规模)的大牛，CMOS祖师爷级人物拉扎维的学生，每年在国际最顶级期刊ISSCC、JSSCC等进货般发文章，已经更完了适用于硕士的《模拟ic设计》，最近开了新坑适用于本科的《微电子学》，会仔细讲授差分对、反馈、频率响应、运放设计与应用、基准源、电流源、数字逻辑与存储器，内容为近50年积体电路发展到现在的大浪淘沙后留下的精华，精简而不失优雅，适合一些厌倦了作为拉线工的想往更高电路设计层次走的人。给教授涨涨粉鼓励他更新，最初他传完视频就不看b站了也不回复评论，课程得到了更多人认可人气高了更新勤了一天上好几次b站回评论。 该链接为李老师模拟ic设计的振荡器版块，里面有详细的OSC有关的精华理论和电路结构，课程非常的优雅 B站 jrilee讲电路 https://www.bilibili.com/video/BV1nM4y1a7iT/?spm_id_from=333.999.0.0&vd_source=60985a065649605922f34b0533e0d4b1