关于昨天有位bro提的ams1117输出不正常的问题。手册里面明确了两点:1、最小负载电流约5mA。2、可调的版本的adjust pin有一个对外的静态电流约55uA，这会在低侧电阻产生一个压降，过大的低侧电会使得输出Vo严重偏离预设值。 对于第1点，ams1117手册并未给出比较具体的内部晶体管电路，所以得从结构大差不差的ld1117和ld1085手册上得到电路图，如图p2p3，可以看到除了最左边的带隙基准源部分，剩余的器件的偏置电流都是从Vo出去的成为负载电流的一部分，故存在最小负载电流使这些晶体管正常工作，这是必须满足的条件。对于第2点，正常工作的带隙基准源为1.25V，这个恒压降落在高侧电阻上产生一个电流，该电流流过低侧电阻，就可以把Vo抬起来，与此同时，基准源工作所需要的电流经adjust pin流出，一般十几uA至几百uA，会在低侧电阻产生一个电压并叠加在Vo上，这股电流比较容易受温度影响，所以Vo也会受温度一定的影响，如p1这位bro的取值和描述，33k和4.7k计算得10V，取typical 55uA从adjust pin流出在低侧33k产生1.8V，最终叠加到Vo不就正巧差不多与实测得的11.6V一致吗。 综上，低侧反馈电阻取小一点减少adjust pin电流影响，高侧电阻按照比例取值，空载电流满足5mA要求并留一定裕量，若需要提高纹波抑制能力可以低侧并联1uF电容，这个电容绝对不能放高侧必振荡。 扩展内容，LDO(Low Drop Legulator)，低压差稳压器，指输入和Vo之间的最小压差较传统结构低，传统结构的调整管为复合NPN管，代表作LM317、7805，加上驱动级最小压降则压差高达3个发射结电压VBE，而LDO结构使用PNP+NPN复合，只需2个VBE，代表作AMS1117等，低压LDO则使用PMOS压差低至100mV，代表作XC6206(丝印662K)等，最小压差保证晶体管不会进入饱和区&MOS不会进入线性区，从而保证良好的性能。对于p1中评论区bro提到的输出电容问题，传统结构的输出调整管起跟随作用，所以从反馈结构上说，这种东西几乎不会振荡，而早期LDO结构的稳压器，它们的调整管为放大组态，加了输出电容后经过反馈环路，在重载时可能会产生振荡，所以需要在Vo引入一个zero补偿，也就是小电阻串联一个电容，于是，钽电容的串联电阻较大本来是一种偏消极的副作用，在这却起到了积极的作用，让LDO稳定工作不振荡。以上是早期的LDO，事实上现在早就有Capless的LDO，但为了瞬态响应更好看依然可以加输出电容，由于这些LDO内部使用了新的补偿技术，不再需要那个输出zero了，也就是说不必使用钽电容，往往1uf的mlcc即可满足大部分场景。 #晶体管模拟电路# #LTspice仿真# 最后，使用AMS1117的带隙基准源的结构做一个丐版稳压器如图p4，Q3是输出调整管，剩下的是带隙组件，物理机制决定的传统带隙电压1.1~1.3V，这里VREF=1.13V，通过R3R4反馈电阻可以得到Vo=2.2496V，Vo在-55℃~125℃内变化5mV，可以看到输出电压温度曲线是一个抛物线，先进的基准源会加入曲率补偿把抛物线掰直从而使得温漂极低。这个丐版LDO没有调整管驱动级没有中间增益级没有过流保护没有短路保护没有过热保护没有内部组件预稳压以提高PSRR，带载能力极差，但你不能否认它确实可以正常工作获得想要的输出电压，你去使用手工配对的分立元件也可以自己做一个，当加入各种功能以后晶体管数量暴涨，器件失配开始显著影响性能，这时候就需要集成fab来做这个东西了。事实上还有更原始的带隙基准p5p6，Q1Q2=1:8用8个晶体管并联分立元件都能做来玩玩，结构非常简单，Vo=1.256V在55℃~125℃内变化10mV，来自集成电路顶会ISSCC在74年的《A simple three-terminal IC bandgap reference》，作者是ADI的工程师，这篇文章就是后来的AD850精密基准。